1.概述
如今，許多硬件系統設計中最重要的因素就是速度問題。設計高速系統并不僅僅需要高速元件，更需要仔細的設計方案。由于快速的跳變速度會引起噪聲、信號反射、串擾、地彈等，設計時要注意，如果不加抑制的話，會嚴重損害系統的性能。
本講講述了使用PCB板設計高速系統的一般原則，包括：
■電源完整性設計
■信號完整性設計
■傳輸線及其相關設計準則；
■匹配阻抗和評估終端負載方案；
■最小化平行線之間的串擾；
■電磁干擾抑制；
■減小地彈效應等。
2 .電源完整性(PI)設計
設計高速系統板時需要考慮的重要問題就是電源的分割與濾波。對一個無噪聲系統來說，它必須有一個無噪聲的電源分割網絡。記住，如果想開發(fā)一個干凈的Vcc， 那么得到一個干凈的地就是十分必要的。所有板子和器件的Vcc接在干凈均勻分割的電源上可以減小系統噪聲。
2.1 電源的分割
2.1.1 電源分割的方法
電源的分割會對系統噪聲產生影響。電源總線法或電源平面法可以用來對整個PCB進行電源分割。
通常在兩層板的PCB上，分割電源的便宜的方法是使用電源總線，它由兩條或更多的寬金屬導線組成，這些導線給器件提供Vcc和地信號。導線的寬度越寬越好但受PCB的密度的限制。電源總線有明顯的直流電阻，當到達總線上的最后一個元件時Vcc可能已經產生了0.5V的壓降。
另一種方法是使用電源平面分割電源。在多層板的PCB上，電源平面由兩層或更多的金屬平面組成，它們給器件提供Vcc和地信號。因為電源平面覆蓋了整個PCB，它的直流電阻非常小。電源平面保持Vcc的電平，將其平均分配給所有的器件，并給PCB提供很高的供電能力，噪聲防護，和邏輯信號保護。
兩種方法如圖1所示
1.2 電源分割的影響
(1).電源網絡的阻抗
讓我們考慮一塊+5V 電源的電路板，我們的目的是給位于板子上每一個設備管腳提供正好是+5V 的電壓，不管這些設備管腳在板子上與電源的距離如何。再進一步，每個管腳上的電壓應該是沒有線噪聲(Line noise)的。
具有這些性質的電源表現為一個理想電壓源(圖2a)，它的阻抗為零。零阻抗可以保證負載與電壓源恰好相等。它還意味著噪音信號將被吸收，因為噪音發(fā)生器有最小阻抗的極限。當然，這只是個理想條件。
圖2b 畫出的是一個真正的電源，它有一定的以電阻，電感或者電容形式存在的阻抗。它們分布在整個電源分配系統中。因為有了阻抗，噪音信號也加入了電壓中。
圖2 a)理想的電源 b)實際的電源
我們的設計目的是盡可能減小網絡中的阻抗，一般來說，電源平面法較之電源總線法有著比較好的阻抗特征。帶有同樣多設備的系統，電源平面上的阻抗只是電源總線系統上的阻抗的一個零頭。在總線上，電流被限制在總線的路線上。每個高速設備產生的線路噪聲都將被帶入這條線路中其他的設備。電源平面系統中，電流不受線路控制，分布在整個層上。由于整體阻抗小，電源平面系統比總線系統的噪聲更小。
(2).電源網絡作為信號回路
電源網絡另一個功能就是它可以為系統所有的信號提供一個回路，無論信號是否在板內產生。這樣的設計可以削弱很多高速噪聲問題的產生。
高速系統設計最重要的部分之一就是在信號跳變時產生的能量的處理。每次信號跳變時都會產生AC電流。電流需要一個閉合回路。如圖3所示，回路可以由Vcc 提供或者地線提供。
圖3 板子上信號電流回路：a)通過Vcc b)通過地 c)等效AC 路徑
電流環(huán)路產生電感，可以將其看作一個單圈電感。它會增強振鈴，串擾和輻射。電流環(huán)路電感及其帶來的問題隨著環(huán)路的大小增大而增大。為減小這些問題，需要減小環(huán)路的尺寸。
AC 返回信號可以取路于整個板面，但是實際上會取最小阻抗的路線。阻抗包括電感和電容。金屬的阻抗很小；所以阻抗主要來自于電感。由于阻抗隨著電感的增大而增大，阻抗最小的路線也就是電感最小的路線。
如果信號線由A到B隨機挑選路徑，自然回路不一定是一條直線，而是具有最小的阻抗的路徑。如圖4所示，將一條信號線與其返回路徑遠離，則其相應的電感也會增大。若希望路線具有最小阻抗，則需要將信號返回線靠近信號線。如果可能，將返回線盡量靠近信號線，可以得到最小的環(huán)路。
圖4 當信號與回路斷開導致電感增加
一個電源總線有著固定的線路。信號回路必須跟從這條線路，無論是否是最佳的路線。信號線盡量靠近電源總線布置而且盡量取最小環(huán)路尺寸。
電源平面并沒有對電流施加天然的限制。于是返回信號可以取道最小阻抗的線路，也就是距離信號線最近的線路。這也就會產生最小的電流回路，這正是高速系統需要的解決方案。
1.3 電源分割的原則
(1).當心電源層割縫
盡管電源平面方案比總線方案更優(yōu)，但是設計者的失誤仍然可能使得這些*性喪失。自然線路上的任何一個斷點都會使得電流繞道而行，這樣不僅回路的尺寸變大，而且邊緣部分被所有的信號共用，會產生串擾，如圖5。所以請小心地線平面和電源平面上的斷點。
圖5 電源平面的斷縫將導致回路尺寸的增加
(2).充分利用地線電纜
我們現在討論的回路尺寸問題同樣適用于脫離板面的電纜。每個信號都需要有一對電線：一條用于傳輸信號，一條用于傳輸返回信號。這兩條線應該盡量貼近以減小回路尺寸。圖.6a和圖6b示范了不正確的結構，而圖6c則是正確的結構。
圖6 電纜的接法
(3).分離模擬電源平面與數據電源平面
高速模擬系統對數字噪聲是很敏感的。比如，放大器可以將跳變噪聲放大，幾乎像一個尖峰脈沖。在既具有模擬與數字兩種功能的板子上，一般這兩種電源是需要分開的；兩個平面在供電處連在一起。對于同時使用兩種(模擬和數字)電源的器件來說，這種方法會導致一些問題(比如DAC和電壓比較器)。信號線必須跨過平面邊界。這些邊界迫使回路在回到驅動之前,先回到電源。在平面之間放置跳線可以很好的解決問題(圖7)。跳線在邊界處為返回信號提供了橋梁；也使得回路的尺寸減小。
圖7 模擬數字電源之間的信號回路
當我們使用分離的電源平面的時候，不要將數字電路的電源平面與模擬電路的電源平面重疊。將數字電路的電源平面與模擬電路的電源平面分開的目的是將數字電路與模擬電路分開。如果板平面交疊，平面之間會產生電容耦合，會損害電路的分離性。
(4).隔開敏感元件
有些設備，比如鎖相電路，對噪聲非常敏感。它們需要更高級別的隔離。在電源平面上沿設備周圍腐蝕出馬蹄形可以達到很好的隔離效果(圖8)，所有進出該設備的信號都由馬蹄形一端的窄小通路傳輸。電源平面上電流噪聲將會繞過馬蹄形地帶，不會靠近敏感元件。
圖8 馬蹄形隔離區(qū)域
使用這個技術的時候，要保證其他所有信號都繞開了隔離的部分。否則，這些線路會產生本項技術原本希望避免的噪聲。
(5).將電源總線靠近信號線
有時候，設計者不得不使用雙層板，不能使用電源平面而要用電源總線。即使如此，將電源總線靠近信號線也同樣能夠減小回路的尺寸。地線總線應該跟隨著板子另一面的最敏感的那條信號線(圖9)。這樣，這條信號線的回路尺寸和使用電源平面的信號線回路尺寸是一樣的。
圖9 用電源總線分割提供優(yōu)化的信號回路路徑
2.2 電源的濾波
2.2.1 電源濾波的方法
僅僅電源平面系統無法減小線路噪聲。由于不論使用怎樣的電源分配方案，整個系統都會產生足夠導致問題發(fā)生的噪聲，額外的過濾措施是必需的。這一任務由旁路電容完成。一般來說，一個10uF-100uF 的電容將被放在系統的電源接入端，板上每個設備的電源腳與地線腳之間應放置一個0.01uF-0.1uF 的電容。
為消除電源引起的低頻噪聲(<1kHz)，需濾除電源線上連接到PCB和各個器件的點上的噪聲，可在靠近電源線接入PCB的位置放置一個100uF的電解電容。如果使用基準電壓源，將電容緊接著放在向器件提供Vcc信號的最后一級之后。電容不僅可以濾除電源上的低頻噪聲，還能在當電路中很多輸出同時切換的時候提供額外的電流。
另一個濾除電源噪聲的方法是和電源串接一個零阻值的能承受足夠大電流的表貼磁珠。磁珠后面再放置一個10uF到100uF的旁路電容(如圖10)。如果設計中采用合適的終端負載，布局，和濾波可以不需要使用磁珠，這時用一個0Ω電阻替代磁珠的位置。
圖10 用磁珠濾除噪聲
PCB板上的元件也會增加電源線的高頻噪聲。為濾除器件上的高頻噪聲，建議在盡可能靠近每一對Vcc和地的地方放置解藕電容。
平行放置電源和地平面并在中間用絕緣物質隔開提供了另一種旁路電容。這些平行的平面減少了與電源相關的高頻噪聲，因為這種電容沒有等效串聯電阻和電感。
2.2.2 旁路電容的選擇
由于我們的目的是過濾掉電源供應中的AC成分，所以電容似乎越大越好，最大限度的減小了阻抗。但是，這樣想沒有考慮到現實條件的電容并不具有理想條件下的那些特性。理想條件下的電容，如圖11a，實際的電容則如圖11b。
圖10 用磁珠濾除噪聲
PCB板上的元件也會增加電源線的高頻噪聲。為濾除器件上的高頻噪聲，建議在盡可能靠近每一對Vcc和地的地方放置解藕電容。
平行放置電源和地平面并在中間用絕緣物質隔開提供了另一種旁路電容。這些平行的平面減少了與電源相關的高頻噪聲，因為這種電容沒有等效串聯電阻和電感。
2.2.2 旁路電容的選擇
由于我們的目的是過濾掉電源供應中的AC成分，所以電容似乎越大越好，最大限度的減小了阻抗。但是，這樣想沒有考慮到現實條件的電容并不具有理想條件下的那些特性。理想條件下的電容，如圖11a，實際的電容則如圖11b。
圖11 電容模型
電阻和電感是由組成電容的金屬板和石墨板造成的。由于它們寄生于電容，于是被稱為等效串聯電阻(ESR)和等效串聯電感(ESL)，這樣電容就構成一個諧振電路，其中：
由圖12a看出，在小于fR的時候，它是電容性的，而大于fR的時候，它是電感性的。因此，電容器更像一個帶通濾波器，而不是一個高通濾波器。
ESL，ESR決定于制造電容的絕緣材料和電容構造，而不是電容的大小。想要降低高頻噪聲，憑借相同種類的大電容是無法解決的。在低于一個小電容的fR的時候，一個大電容的阻抗比這個小電容的阻抗要小，但是當高于fR的時候，ESL占據了主導，這時候大電容與小電容的阻抗沒有區(qū)別(圖3.12b)。因為僅僅電容值改變了，除非電容的構造改變，否則ESL不會改變。若要過濾高頻，必須用一個ESL低的電容替換當前的電容。
圖12 頻率與電容阻抗的關系
為了不同的頻率及應用，有不同種類的電容可供選擇，下表給出一些種類的介紹：
低ESL電容通常由非鐵磁材料制成，有較小的電壓-電容乘積。所以，制造具有實用的擊穿電壓的大電容是很困難的。不過，由于較好的過濾特性，大值電容可能并不需要。圖13比較了一個C0G型號0.01uF的電容和一個另外種類0.1uF的電容。我們發(fā)現0.01uF電容在頻率高時過濾得更好。
圖13 幾種電容的濾波效果
電容的圖表向我們顯示，每種電容都有一個有限的頻率有效范圍。一個系統既有低頻噪聲，又有高頻噪聲，為此，我們希望能夠將頻率范圍擴大。為實現這一目的，我們可以將一個高電容，低ESL的設備與一個低電容，極低ESL的設備并聯。圖14顯示這樣做可以顯著提高有效過濾頻率范圍。
圖14 兩個電容并聯的頻率響應
2.2.3 旁路電容的放置
選擇好過濾電容之后，需要將它們放置到板子上。圖15a描述低速板放置電容的一般標準。電容應放在接近設備的頂部以保證其有效性。雖然畫圖很簡單，但是這樣并不能提供最快的系統性能。我們注意到Vcc電容很接近芯片接Vcc的位置，但是接地端卻很遠。因為噪聲在一個電源平面上并不是均衡的，電容并不過濾芯片導線產生的噪聲；它只過濾芯片附近的噪聲。為達到良好的性能，應該使芯片與電容在同一點上接Vcc和接地。因為電容的尺寸與芯片的尺寸是不同的，所以有必要從Vcc和地線接入點分別引兩條線到電容器。如圖15b。這些“延長導線”放在無電源平面上，而且越短越好。通常，最好將電容放在板子的正對面，芯片的正下方。一個表貼芯片放在那里可以得到很好的工作效果。
圖15 放置旁路電容的位置
注意：從電容到電源管腳布下的“延長導線”可能占用了原本用來布信號線的位置。但是，現在就在信號線布線上花費一些額外的精力可以減少以后為減小噪聲需要做的工作。
2.3 地彈
當數字器件變得更快，它們的輸出狀態(tài)改變時間減少了。更快的變化時間導致當輸出對負載電容放電時會有更大的電流。當一個器件的許多輸出同時從邏輯高變?yōu)檫壿嫷蜁r所產生的這個更大的電流，就會在板級導致一種稱為地彈的現象。
很多因素作用于地彈，所以沒有一種標準的測試方法能夠預測所有可能的PCB環(huán)境中地彈的大小。決定每種條件下每種器件對地彈的相關貢獻只有通過對該器件在該條件下的測試才能得出。在可編程邏輯器件中，負載電容，插座的電感和變化的輸出的數量是影響地彈的主要條件。
(1) 可編程邏輯器件的設計參考
建議以下設計方法來減小地彈：
■盡可能給每一對Vcc/Gnd加上解藕電容。
■將解藕電容放置在盡可能靠近器件的電源和地管腳的地方。
■在計數器的輸出上加額外的緩存來最小化器件管腳上的負載。
■將未使用的I/O管腳配置成輸出管腳并置為低。這種配置提供一個 虛地，將這個■輸出低的管腳連到GNDINT和/或板子的地平面上。
■如果速度并不是很關鍵的情況下，設計中打開慢速擺率邏輯選項。
■為限制負載的電容，可以使用如74244總線驅動等的外部器件作負 載的緩沖，也可以■減少驅動總線的器件的數量。
■盡可能不使用插座。
■減少會同時改變狀態(tài)的輸出的數量和/或將它們均勻的分配到整個器件上。
■將變化的輸出移到靠近封裝上的地管腳的位置。
■在變化的輸出旁編程輸出一個地。
■不使用上拉電阻或使用下拉電阻。
■使用可提供獨立Vcc和地平面的多層PCB板。
■給每個變化的輸出串聯一個10到30Ω的電阻來限制流入每個輸出的電流。
■使用同步的設計，可以不受暫時變化的管腳的影響。
■綁定管腳時盡量不要讓輸出的管腳集中在一起。
■將電源與地管腳放在一起，由于電流在電源和地管腳中的方向是相反的，這種互感會減小總的電感。
■使用大一些的過孔將電容的焊盤連接到電源和地平面上，可最小化解藕電容上的電感。
■使用短且粗的導線連接過孔和電容的焊盤或將過孔放在電容的焊盤邊上。如FIgure9。
■使用表貼電容來最小化導線電感。
■使用低等效串聯電阻(ESR)的電容，ESR<400mΩ。
■每個地管腳和過孔都要單獨接到地平面上。
■為增加板上的額外電容，建議在電源(Vcc)平面相鄰放置一塊地平面。這種放置沒有導■線電感和ESR，兩層之間絕緣體的厚度應該約為5mils。
(2) 分析地彈
Figure10所示是一個簡單的分析地彈的模型。器件驅動的外部元件等效為器件的電容負載(C1 to Cn)。這些電容負載儲存了由以下公式決定的電荷：
這樣一來，當電壓和/或負載電容增加時電量也會增加。
一個器件的環(huán)境和地通路本身具有電感(如圖10所示的L1，L2和L3)。L1是器件的管芯到其封裝管腳的連線和管腳本身的電感。L2是器件的地管腳到PCB的連接結構產生的電感，當器件是通過插座連接到PCB時這種電感是最大的。L3是器件到PCB電源供電的參考地處的PCB導線的電感。
當多個輸出從高變低時會產生地彈。這種變化會使存儲在負載電容中的電荷流入器件。瞬時的電流(di/dt)經過電感(L)從器件流出到板子的地，產生了一個由等式
決定的電壓(V)。這個板子地和器件地之間的壓差導致低電平或不變的輸出的相應地電平暫時的升高或反彈。盡管瞬時的電流是短暫的，反彈的量卻足夠大能觸發(fā)PCB上的其他器件。如圖：
在同步的設計中，地彈較少會造成問題因為在下一個時鐘沿之前，同步的輸出有足夠的時間穩(wěn)定。而且同步電路不容易被不變的輸出上的尖峰電壓誤觸發(fā)。
變化的輸出和不變的輸出上的電容負載對地彈的作用是不同的。
(3) 變化的輸出
當變化的輸出上的電容負載增加，電荷的數量也增加了，這又增加了地彈的幅度。依賴于器件，地彈隨著電容負載增加直到每個輸出上的負載近似于100pF。在這個值上，器件的輸出緩沖達到了它最大負載電流的能力，電感的因素將占主導地位。
一種降低電容負載既地彈的方法是將器件的變化的輸出接到一個總線驅動的集成電路(IC)上。該IC的輸出再來驅動大的電容負載，這樣減小器件的負載并最小化地彈。
有些總線應用使用上拉電阻來給總線上一個缺省的高電平。這些電阻使負載電容充到最高電壓，也導致了更高的地彈。當在設計中考慮地彈時要避免使用上拉電阻，或設計可以使用下拉電阻的總線邏輯。
變化的輸出的數量也作用于地彈。當數量增加時，存儲的總電荷也增加?？偟碾姾傻扔诿總€變化的輸出存儲的電荷的和。所以當變化的輸出的數量增加時電流也增加了。每增加一個變化的輸出，地彈能增加大約40到50mV。
為消除這種影響，一般器件提供多對Vcc和GND管腳。將變化的輸出靠近地管腳和將同時變化的輸出分配到整個器件上可以減小地彈。
除了放置變化的管腳靠近地管腳外，還可在設計中把管腳設置成輸出并用地電平驅動建立一個可編程的地。將這個管腳連接到板子的地上，器件的地就多了一個到板子地的連接，這樣也能幫助減小地彈。
許多器件的輸出驅動有擺率的選項。打開所有或大部分驅動的慢速擺率選項降低了驅動的速度，減小了di/dt和地彈。
為進一步減小地彈，在設計中限制同時變化的輸出的數量。如計數器，使用格雷碼替換標準的順序二進制編碼，這樣每次只有一個比特發(fā)生變化。
在非常的情況下，在一個高速邏輯器件的每個變化的輸出上串聯一個電阻(10Ω到30Ω)可以限制流入每個輸出的電流，這樣就將地彈減小到一個可以被接受的程度。
(4) 不變的輸出
不變的輸出上增加的電容負載如同一個低通濾波器并能抑制地彈。不變的輸出上的電容負載能將地彈減少200到300mV。然而，不變的輸出上增加的電容負載會增加其他的不變的輸出上的噪聲，萬一有電容負載的這個管腳變化的話。
(5) 最小化引線電感
如圖10所示，插座的使用和PCB導線的長度是L2的兩個基本元素。插座能導致地彈電壓增加將近100%，不使用插座能減小PCB上的地彈。PCB導線的長度與插座相比對地彈的影響要小的多。對有地平面的PCB，器件和系統中其他器件PCB上的參考地之間的PCB導線的電感(L3)上的壓降是微不足道的，因為L3遠小于L2。一條3-inch的導線上的電感會增加一個不變的輸出上的地彈大約100mV，所以要保持導線最短，因為導線越長，傳輸線效應會導致其他的噪聲問題。
使用提供單獨的Vcc和地平面的多層PCB板能夠減小由PCB導線電感引起的地彈。纜線供電的電源也會增加地彈。為減少不需要的電感，在Vcc管腳和板子的地平面之間盡可能靠近封裝管腳的地方使用低電感的旁路電容。需要并聯低ESR解耦表貼0.01uF和0.1uF的電容來減小地彈。再并聯一個0.001uF的電容可以濾除高頻的噪聲(>100MHz)。
3 信號完整性(SI)設計
3.1 傳輸線的定義
控制信號線與AC 地之間的關系的一個優(yōu)點是信號總是取道阻抗最小的路線。另一個優(yōu)點是一條信號線上的阻抗是一個常量。這樣的信號線被稱作“受控阻抗線”，它是板上信號傳輸的最佳媒質。
但是，如果信號延遲大于跳變時間的一部分時，信號線應被看作一條傳輸線。一條終接負載不合適的傳輸線受到反射的影響，反射則會使得信號變形。傳輸線負載端的信號會振蕩(圖16)，使得系統速度下降。它還會導致時鐘錯誤，損壞系統功能。
圖16 傳輸線的反射信號 a)在驅動端 b)在負載端
因為我們討論的主要是印刷電路板，可能的信號線種類可以歸于兩大類：帶狀線和微帶線(圖17)。帶狀線的信號線夾在兩層電源平面之間，這樣的設計技術可以得到最干凈的信號，因為信號線的兩面都受到保護。但是，這樣的線是隱藏的，想輕易接觸到信號線非常困難。微帶線則將信號線放在朝外的平面層上。信號線的一端是地線平面。這樣的設計技術使得接觸信號線變得容易。
圖17 帶狀線和微帶線
每種PCB的襯底都有不同的介電常數()，它是一對導體中是絕緣體時的電容與一對真空中的導體的電容的比值。襯底決定了當信號線在多長時要被看作是傳輸線。下表列出了不同絕緣體的值
下面的等式給出了每種物質的值是如何決定信號在它上面的傳輸速度(Vp)的。常數(C)等于3 x 10e8m/s或30cm/ns：
用以下表達式計算一段給定長度(l)的傳輸延時(tPD):
當驅動一段線時，根據信號的跳變沿速率是否大于4倍的tPD，把電路分成集中式的和分布式的：
集中式的：
分布式的：
對分布式電路要建模為具有震蕩、過沖和欠沖的傳輸線。與之相對應的，集中式電路被建模成線上具有相同的電壓。有些集中式的系統也存在震蕩，尤其是那些帶有大電感的比如點對點纜線連接的系統。
一個器件的信號在上升沿的跳變速度是器件電容的函數，可以用器件的容性負載來估計該信號的跳變速度。一般器件的數據手冊中包括輸出驅動特性曲線圖，顯示了輸出驅動的電壓/電流關系。根據這張圖可以得出信號在上升沿的跳變速度以電容為函數的計算等式。圖18顯示了一個器件的輸出驅動特性，可以用來得出信號的跳變速度。
圖18 輸出驅動特性
由IOL曲線所表示的下降沿有更陡的跳變速度，更易受傳輸線效應的影響。在IOL的最大值的10%到90%之間的曲線接近于線性，以下等式可估算IOL值：
IOL = 0.06VO
以時間(t)為函數的電容充電等式如下：
將以上等式用IOL替換得到以下等式：
歸一化并解從10%到90%的積分得到下降沿的信號跳變速度(tF)的等式：
為計算輸出延時，先得出給定負載時的下降時間。在35-pF的負載下，下降時間是：
tPD是線的長度(l)除以速度(VP)：
通過以下等式可解出l，就可計算出多長的線要被看作是傳輸線：
例如當使用這個器件通過大于5.07cm的線驅動35-pF的負載，需要看成是傳輸線。由圖18的曲線估算IOL有更快的跳變速度，所以也更容易有傳輸線效應。當然如果IOH有更快的跳變速度，它會更敏感，它的線性近似會被用來計算l。
3.2 信號反射與終端負載匹配
源產生的信號能量是由Z0決定的。即使線路本身好像是一個阻抗，但是它并不消耗能量。信號能量必須由負載阻抗(ZL)消耗,如圖3.19。
圖19 信號線的負載
如果希望得到從源到負載的最大傳輸能量，則希望源阻抗與負載阻抗相等。也就是說要傳輸給ZL全部信號，ZL必須與Z0相等。如果它們不相等，則有一部分能量將損耗，另外還有一部分回成為反射返回源。源發(fā)生器將調整輸出，以便補償“新”負載。負載端的信號波形可以被認為是原來產生的信號和后來負載產生的反射信號之和。波形的形狀依賴于負載阻抗與傳輸線阻抗的失調程度，以及信號跳變時間(tR)與傳播延遲時間的比率(tPD)，tR/tPD。如果跳變時間遠遠大于延遲時間，那么當反射到達源的時候，原來的信號僅僅被改變了一點點。源發(fā)生器能夠補償“新”負載并且傳輸正確的信號，僅僅有一點點信號干擾。因此負載端信號僅僅有一點點過沖。
如果線路的傳輸延遲很長，反射在信號改變了一個較大的百分數之后已經回到了源，那么源發(fā)生器必須改變一個比較大的量去補償負載。負載又會反射新的變化，導致了振蕩(圖16)。過沖的量和信號線的長度成比例，如果信號線延遲時間等于跳變時間，在這種情況下，過沖和原傳輸相等，將跳變擺幅增大一倍。
如果信號線的長度已經足以使其被認為是一條傳輸線，反射信號的大小將依賴于Z0與ZL的差。衡量反射信號占原信號的百分數的值被稱為反射系數(KR)。等于：
負載的阻抗一般都比線上的阻抗高很多，線上的阻抗又比源端的阻抗高。在一根不匹配的傳輸線上，信號在負載反射100%在源端反射大約80%，來回反射直到消失。為減小信號反射，要使ZL=Z0。
有兩種終接方案：將ZL減小到Z0以消除反射；或者將ZS增大到ZL以消除二次反射
(1).簡單并聯終端負載
在簡單并聯終端負載方案中，端接電阻(RT)等于導線的阻抗。端接電阻必須盡可能的靠近負載放置以生效。
(2).Thevenin并聯終端負載
一種可選的并聯端接方案是使用Thevenin電壓分割。端接電阻分為R1和R2，它們的并聯等于導線阻抗。盡管這個方案減小了從源器件吸收的電流，卻增加了電源的電流因為電阻接在Vcc和地之間。
(3).活動并聯終端負載
在活動并聯端接方案中，端接電阻(RT = Z0)接在偏置電壓(VBIAS)上。偏置電壓是能給高低電平的信號提供電流的輸出驅動。當然這個方案需要一個獨立的電壓源能根據輸出的變化吸收或提供電流。
(4).串聯RC并聯終端負載
在串聯RC并聯端接方案中，端接阻抗是一個電阻和一個電容。端接電阻(RT)等于Z0；電容要大于100pF。電容隔低頻信號通高頻信號，這樣RT上的直流負載效應就不會對驅動產生影響。
(5).串聯終端負載
不同于在負載處匹配阻抗，串聯端接方案在信號源端匹配阻抗。因為器件的輸出阻抗低，所以要串聯阻抗來匹配信號源端與導線的阻抗。
在不匹配的導線上，源端會減弱反射。串聯端接可以削弱二次反射。導線的阻抗根據負載的分布變化，所以一個阻值不能適應所有的情況，建議使用33Ω的串聯電阻。這種方法只需要一個元件在源端不用在每個負載上用多個元件，但因為它增加了RC時間常數所以對信號有延時。
(6).差分終端負載
差分信號I/O標準需要在接收器件的信號之間有端接電阻，該電阻要與總線的差分負載阻抗匹配(典型值100Ω)。
3.3 串擾
串擾是平行的導線上信號的耦合，共有兩種串擾：前向(容性)和后向(感性)。圖20所示是以平行的距離為函數的每種串擾的效應。
圖.20 串擾的效應
前向的串擾比后向串擾小。在前向串擾中，兩條長的平行導線之間產生互容，一條導線上的電壓的變化對另一條導線產生一個容性的影響。這個影響表現為像從原來的電壓變化上派生出來的一個小的正脈沖。
當一條導線的磁場在相鄰導線上產生一個信號時就發(fā)生了后向串擾。在邏輯系統中，當信號是變化的或非靜止的，導線上的電流很大。變化的電流產生的磁場導致了瞬時的耦合。
當兩條或更多的導線相互平行走一段距離并減小分隔距離，串擾會增加。如圖21所示，兩條導線的中心距離至少要是導線寬度的4倍。
圖21 分隔導線減小串擾
除了線距，減小導線到地平面的距離到10mils以下也減少串擾。圖3.22所示是不同距地平面的高度對導線之間耦合的影響。絕緣物質在減小串擾中也扮演重要的角色，低絕緣物質能幫助減少導線和地平面之間的厚度。
圖22 距地平面的高度對串擾的影響
對電感性干擾，盡量減小環(huán)路大小，盡可能消除環(huán)路，避免出現共用信號回路的情況。
3.4 信號線布線
信號線布線要避免不連續(xù)點，即信號線上阻抗突然改變的點，它們會造成反射。計算KR的公式在這里也同樣適用。不連續(xù)點可能發(fā)生在板子上導線尖銳的拐彎或過孔處。
在走線的拐彎處，交叉的陰影增加導致Z0減小。如圖23那樣割掉線路有可能彌補拐彎，應該選擇所得斜邊等于原來線路寬度的切線。這樣使得交叉陰影的三角區(qū)最小，不連續(xù)點也最小。用兩條45度角的拐彎使用了同樣的理論，是平滑拐彎的一般辦法。光滑的圓弧是理想的解決方案，但是用一般的工具很難實現。
圖23 減少不連續(xù)點
過孔將信號輸送到板子的另一側(圖24)。板間的垂直金屬部分是不可控的阻抗，這樣的部分越多，線上不可控阻抗的總量就越大。這會增大反射。還有，從水平方向變?yōu)榇怪狈较虻?0度的拐彎本身是一個不連續(xù)點，會產生反射。如果這樣的過孔不能避免，那么盡量減少它的出現。
圖24 a)過多的過孔 b)改進的方案
注意，信號線從外層變?yōu)閮葘?或者反之)會使得阻抗改變，因為設計已經從帶狀線變成了微帶線(或者反之)。盡管從理論上我們可以改變幾何形狀來補償使得阻抗保持不變，但是實際上很難實現。好的辦法就是將內部信號線留在內部，而外部信號線留在外部。
1).時鐘信號布線
考慮布線技巧可以較大化時鐘傳輸線的信號質量，對時鐘信號使用以下布線技巧：
避免使用曲折的走線，時鐘信號線要盡可能的直。
避免時鐘信號在多層中走線。
避免在時鐘信號線上打過孔，過孔會導致阻抗的變化和反射。
對時鐘信號用微帶線布線(最好在頂層)，可以盡可能少使用過孔和降低延時，因為空氣是絕緣體并有低的介電常數(Er = 1)。
在外層下放置地平面來最小化噪聲。如果在中間層布時鐘信號線，將這層用地平面夾在中間以減小延時。
注意對時鐘信號的終端負載匹配。
(2).差分信號布線
為保證信號傳輸質量，在PCB設計中考慮使用差分信號布線技術，如下：
使D > 2S來最小化串擾，如圖24。
圖24 差分線布線
為保證最小的反射，布線時將兩條差分信號線盡可能的靠近彼此。
在布線的整個路徑，保證兩條差分信號線之間的距離恒定。
保證兩條差分信號線的長度相等，可以最小化相位的偏差。
為最小化阻抗不匹配和電感，避免使用過孔。
4 電磁兼容(EMC)設計
4.1 接地
(1) 接地的原因
大多數產品都要求接地。雖然接地可以是真正接地、隔離或浮地，但接地結構必須存在。接地經常與為信號提供電流回路相混淆。實際中，只有部分接地問題是與PCB有關的。這些問題歸結為在模擬及數字電路之間提供參考連接以及在PCB的地層和金屬外殼之間提供高頻連接。
接地，盡管可能是設計中最重要的方面，但是很多工程師對此仍幾乎不理解。這個問題并不容易直觀理解，而且通常不允許直接定義，建?；蚍治?，因為有許多無法控制的因素影響其性能。每一個電路最終都要有一個參考接地源，這是無法選擇的事實。所以電路設計之初就應該首先考慮到接地設計。我們不能假設因為接地系統存在，例如有金屬外殼，就能達到最佳性能。如果在設計過程中沒有考慮接地問題，預期性能并不容易達到。
接地是使不希望的噪聲干擾極小化并對電路進行劃分的一重要方法。適當應用PCB的接地方法及電纜屏蔽將避免許多噪聲問題。設計良好的接地系統的一個優(yōu)點就是以很低的成本防止不希望有的干擾及發(fā)射。
(2) 接地的概念
理論上我們將大地當作一個等勢體，作為零電位，我們由于功能的考慮、保護的考慮要將一些設備的某些部分與大地連接起來，這就是接地。一般來說，接地按作用分一般分為安全地和信號電壓參考地。
安全地
通過一個低阻抗通路連接到大地的接地方式，定義為安全地。為防止人、畜或設備因電擊造成傷亡或損壞而進行的接地。安全地使外部導電表面上的電位差很小或幾乎沒有。我們采用的減小電位差的導體越多，電擊的機會甚至傷亡的危險就越少。接地連接越多，傷害操作人員的機會就越少。分為以下幾種：
1).外露導電部分接地。將電氣設備的外露導電部分進行接地，使其處于地電位，一旦電氣設備帶電部分的絕緣損壞時，可以減輕或消除電擊危害。通常外露導電部分就是電氣設備的金屬外殼，所以這種接地也稱為外殼接地。
2).裝置外導電部分接地。將非電氣設備的導電部分，例如機械設備的外殼、建筑物的金屬結構、金屬管線等進行接地或連接到接地干線或相互連接進行等電位措施，以減少電擊的危害。
3).防雷接地。為了消除或減輕雷電危害而將雷電電流導入大地的接地。
4).防靜電接地。將靜電導人大地防止其危害的接地。
信號電壓參考地
信號電壓參考地為電氣系統所有部分提供一個公共的參考點。為了保證電氣系統及電氣設備的正常運行，實現其可靠性及固有性能的接地。對信號參考來講，電位差的典型值必須小于幾毫伏。信號電壓參考的實施，接地連接的數目及其位置必須加以仔細選擇。分為以下幾種：
1).工作接地。根據系統運行的需要進行的接地，例如中性點接地，這個接地系統通常有電流通過。三相四線制的零線在供電變壓器端是接在這個接地點上的，保護接零也屬于這種接地。
2).邏輯接地。造成一個等電位點或等電位面作為電子電路的公共電位參考點，僅是邏輯上的接地，不一定是大地零電位。如一些設備的熱底板。
3).電磁兼容接地。為防止寄生電容回授或形成噪聲電壓而進行的屏蔽接地，出于電磁兼容設計而要求的接地，包括：
屏蔽接地：為了防止電路之間由于寄生電容存在產生相互干擾、電路輻射電場或對外界電場敏感，必須進行必要的隔離和屏蔽，這些隔離和屏蔽的金屬必須接地。
濾波器接地：濾波器中一般都包含信號線或電源線到地的旁路電容，當濾波器不接地時，這些電容就處于懸浮狀態(tài)，起不到旁路的作用。
噪聲和干擾抑制：對內部噪聲和外部干擾的控制需要設備或系統上的許多點與地相連，從而為干擾信號提供“最低阻抗”通道。
有關接地存在共同的誤解，大多數認為接地提供了電流的回路，好的接地能減小電流噪聲。這一觀念導致許多人假設我們通?？梢酝ㄟ^建筑物的主體接地結構將RF噪聲電流導入大地中。如果我們討論的是安全地，這是有效的，但對信號電壓參考地并非如此。
電流需要一個返回路徑以形成閉環(huán)。我們通常僅考慮AC或DC供電電流而非RF電流。盡管RF回路是強制性的，但它不必處于地電位。自由空間不是處于地電位的。模擬地與數字地或機殼地相隔離，以防干擾敏感電路。并非系統中的所有電流都要求安全地或信號電壓參考。例如：低壓電池供電的設備就不要求任何外部安全接地，因為無電擊危險存在。
為保證系統工作在所規(guī)定的設計要求之內，信號地可能不與電流回路相同。信號電流除非在一定條件，否則不應該在接地導體上流動。無論什么樣的應用，對安全接地及信號參考，我們必須減小電路之間的地電位差，或者避免有電位差。
(3) 接地的方法
a).單點接地
單點接地連接是指在產品的設計中，接地線路與單獨一個參考點相連。這種嚴格的接地設置的目的是為了防止來自兩個不同子系統(有不同的參考電平)中的電流與射頻電流經過同樣的返回路徑，從而導致共阻抗耦合。
當元件、電路、互連等都工作在1MHz或更低的頻率范圍內時，采用單點接地技術是好的，這意味著分布傳輸阻抗的影響是極小的。當處于較高頻率時，返回路徑的電感會變得不可忽視。當頻率更高時，電源層和互連走線的阻抗更顯著，如果線路長度是信號1/4波長的奇數倍(該波長依據周期信號上升沿速率確定)，這些阻抗就可以變得非常大。在電流返回路徑中存在有限阻抗，就會產生電壓降，隨之就產生了不希望有的射頻電流。
由于RF時阻抗影響顯著，這些走線和接地導體就象環(huán)形天線一樣工作，輻射能量的大小取決于環(huán)路的大小。一個卷曲的環(huán)路，不管其形狀如何，依然是一個天線。就是由于這個原因，當頻率
高于1MHz時通常不再采用單點接地技術。然而，例外是存在的，如果設計工程師意識到這個問題并采用更高專業(yè)水平的先進的接地技術。
b) 多點接地
高頻設計時為使接地阻抗最小，機座接地一般要使用多個連接點并將其連接到一個公共參考點上。多點接地之所以能減小射頻電流返回路徑的阻抗是因為有很多的低阻抗路徑并聯。低平面阻抗主要是由于電源和接地平板的低電感特性或在機座參考點上附加低阻抗的接地連接。
當在多層PCB中使用低阻抗接地平面，或在PCB與金屬機座之間使用底座接地引線時，就像單點接地一樣，應讓走線(或導線)長度盡量短，以便使引線電感極小化。在甚高頻電路中，接地引線的長度必須遠小于一英寸。在低頻電路中，因為所有電路的地電流流經公共的接地阻抗或接地平面，所以應避免采用多點接地。這個接地平面的公共阻抗可以通過在材料表面采用不同的電鍍工藝予以減小。增加這個平板的厚度對減少其阻抗是毫無用處的，因為射頻電流只流經其表層。
通用的經驗法則是，對于低于1MHz的頻率來說，優(yōu)選單點接地。當頻率介于1MHZ和10MHz之間時，即長的跳變沿及低頻譜
只有當最長走線或接地引線的長度小于1/20波長時，才可使用單點接地，且假設長邊沿效應和低頻頻譜。每條走線都必須考慮出去。
c)混和接地
混和接地結構是單點接地和多點接地的復合。在PCB中存在高低頻混和頻率時，常使用這種結構。有兩種混和接地方法。對于電容耦合型電路，在低頻時呈現單點接地結構，而在高頻時呈現多點接地狀態(tài)。這是因為電容將高頻RF電流分流到了地。這種方法成功的關鍵在于清楚使用的頻率和接地電流的預期流向。
出于安全和低頻連接的考慮而把多個接地引線連接到機殼參考地時，使用電感耦合型電路。扼流圈阻礙RF電流進入機殼地，同時允許低頻的交流或直流電壓以它們各自的0V點為參考。扼流圈為PCB保持內部射頻電流，并且使回流通過最低阻抗路徑到達單點連接的地，該路徑的阻抗遠小于扼流圈的阻抗。
在接地拓撲結構中使用電容和電感，使我們能用一種優(yōu)化設計的方式控制射頻電流。通過確定射頻電流要通過的路徑，可以控制PCB的布線。對射頻電流回路缺乏認識可能導致輻射或敏感度方面的問題。
4.2電磁干擾的抑制
1 介紹
一個電子電路的EMC主要由元器件之間的布局和布線決定。每條線上的電流都會在相應的回路上產生一個同樣大小的電流，這個電流環(huán)路形成了一個能夠輻射電磁能量的天線，能量由電流的強度，信號的頻率，電流環(huán)路的幾何面積決定。Figure1顯示了一個典型的電路布局上的電流環(huán)路：
產生不必要的輻射的線路按程度分成以下幾類：
Figure1中的供電環(huán)路A-C-D-B和A-E-F-B，系統需要的能量由他們提供。由于電路提供的電量不是恒定的而是依賴它的瞬時狀態(tài)，系統上每個獨立部分的元器件產生的頻率都疊加在這些供電環(huán)路上。因為供電環(huán)路上相對高的阻抗(通常大約100Ω)，快速的電流變化不容易被抑制，所以這個功能要靠旁路電阻(CB)來完成。
另外的環(huán)路由信號和控制線組成(L-M-F-D和N-Q-P-F)。如果不考慮系統外的線的話，這些線圍出的面積通常不大。這些線通常傳輸高頻信號，所以信號和控制線必須考慮。
晶振電路和它外面決定頻率的元器件構成的環(huán)路G-H-J-K。由于這里一般有最高的頻率，設計電路和布線時要特別的注意防止不需要的干擾電壓和使天線的等效面積最小。
2 數字電路的性能
了解邏輯電路的幾個重要的特性之間的關系有助于精確有效的改善EMC，這些特性由CMOS集成電路(IC)說明。一個例子可以用其他器件的技術幫助解釋幾個簡單的方法改善的效果。
Figure2所示是一個簡單的反相器的電路，由N溝道和P溝道晶體管構成。如果一個小于N溝道晶體管的門限電壓(VIT-)的電壓VI加在輸入端，這個晶體管將截止，然而P溝道的晶體管導通。相反的，如果電壓VI > VCC – VIT+(VIT+是P溝道晶體管的門限電壓)加在輸入端，N溝道晶體管將導通而P溝道晶體管將截止。在兩種情況下，除了可忽略的漏電流外，沒有電流流過電路。這也是CMOS電路在靜止狀態(tài)下耗電量極小的原因。
然而，當一個在兩個門限(VIT 和VCC – VIT)之間的電壓加在反相器的輸入端，兩個晶體管多少都有些導通，這樣的結果是供電電流可觀的增加了(如圖3)。在這種情況下，HCMOS電路大約增加1mA的電流，而ACOMS電路的電流大約增加5mA。
因為電路中的輸入電流不可能在一個無限短的時間中直接從低跳變到高(或相反)，在這期間會產生一個不可忽略的脈沖狀的電流峰值(稱為尖峰電流)。在輸入級，電流強度大約是1mA到5mA(如Figure3)。更嚴重的是在IC的輸出端的現象，由于輸出級要驅動連在輸出上的負載，這些晶體管都比較大。結果電流的峰值也相應的增加了，HC器件是20mA，AC器件是60mA，脈沖寬度是5ns到10ns。
3 對電源線上的干擾抑制
前面提到的電流峰值是造成電磁干擾的重要原因之一，每次一個輸出變化時，一個相應的電流脈沖流過電源線，后面的連接會把它從模塊傳到中心的供電電源。如果一個IC的輸出以一個很高的重復速率切換情況就會更糟，比如處理器和它的存儲器之間的連線。
實際中推薦使用一個陶瓷電容(CB=0.1uF)在靠近IC的地方對供電電壓解耦，在數字系統中這項技術對于保證在允許的負載變化下供電電壓不出現變化是有效的。當然這對電磁干擾的改善是有限的。
為得到更大的改善，首先需要分析整個電路和它的寄生元件。圖4所示是一塊被檢查的電路。兩個晶體管(Q1和Q2)是一個IC的輸出級，下面將分析它們的特性。到周圍電路的連接由LP/RP/CP網絡組成，它們是封裝的寄生元件，下面是它們的值：
封裝引線的電感 LP = 5nH到30nH
封裝引線的電容 CP = 1.5pF到3pF
封裝引線的電阻 RP = 0.1Ω
在IC的Vcc和GND供電端，像Figure1所示在直流源上跨接CB，下面的值是從電路板的Vcc源到IC的Vcc端的連線每單位長度的阻抗
單位長度電感 L’ = 5nH/cm
單位長度電容 C’ = 0.8pF/cm
單位長度電阻 R’ = 0.01Ω/cm
電源線先到達第一個旁路電容CB(Figure4右邊的Lb，Rb，Cb)，它的等效電路由以下構成：
電容Cb = 0.1uF(典型值)
引線電感Lb = 2nH(表貼封裝)
電阻損耗Rb = 0.2Ω
從這里再引一段長線(5cm)到下一個旁路電阻CB(Figure4中間的Lb，Rb，Cb)，這段線和電容也可以像上面用一個等效電路來表示，由如下元件組成：
電感Ln = 5uH
電容Cn = 0.1uF
電阻Rn = 50Ω
用SPICE仿真這個電路，假定IC的輸出沒有接負載，即開路。Figure 5所示是計算后的電流波形，參數定義如下：
ICC：VCC到IC的電流
IC1：第一個旁路電容的電流
IC2：第二個旁路電容的電流
ICC的波形指出了前面提到的電流峰值大約15mA，從前面的討論可知旁路電容基本上不能消除這個脈沖。實際上，由引線電感(主要是IC的封裝)和CB構成的諧振回路會引起電流IC1的增加，電流IC2的的主要部分通過電源線轉移，流入下一個CB。
從電路的EMC的觀點來看，CB不能顯著減小輻射干擾。實際中常用的長的電源線和它們所圍成的相對很大的面積構成了有效的天線，在一定的頻段向外輻射干擾。
為改善電路的性能，首先要采取措施保證對圖Figure5電流進行限制，這不能單憑CB做到。因為以IC的封裝為主及電容的連線所造成的電感導致的干擾，不能通過僅并聯幾個不同容值的電容就能解決。更重要的是還要防止電流流到電路的其他部分引起干擾。這些可以通過在第一個CB后放置一個電感線圈(磁珠)解決，它對高頻信號表現為高阻。在仿真的電路中，假定電感的大小LCH = 1uH，它的阻抗可以通過并聯一個50Ω的電阻在高頻進行限制。
仿真的結果如Figure 6所示，可以預見的IC引線上的ICC和第一個CB(IC1)上的電流沒有變小。但Figure 6顯示在電感后面電流(ICH)有減小20dB，這種方法可以顯著減小輻射。
下一個問題是如何在電路板上對元器件進行布局來最大的減小輻射。圖7顯示了一個建議的電路，IC下面的一塊接地的區(qū)域接到電路的GND管腳，這片地可以保證IC發(fā)散的場的主要部分都會集中在IC和地之間。由于大面積區(qū)域的趨膚效應，CB的引線電感被大大減小了，電容是否被放置在正(Vcc)或負(GND)電源附近不再重要，重要的是寄生電感和天線的有效面積被控制的盡可能的小。電感(LCH)應該盡量靠近要抑制干擾的電路部分。
4 對信號線上的干擾抑制
Figure 8給出了信號電流的流向來減小信號線輻射的干擾。在這個電路上，一個門驅動一條負載阻抗Z的線，阻抗由IC的輸入電容(CIN = 5pF)和它的幾千歐到幾兆歐的輸入電阻(RIN)組成。到傳輸一個下降沿，電流從驅動的輸出流向漏級，在從漏級通過地線返回信號源，可知連線的電容和接收端的輸入電容通過驅動的輸出電阻放電。當傳輸一個上升沿，相反的情況發(fā)生了，供電電壓源通過驅動的輸出電阻給這些電容充電。在這種情況下，這些信號電流同樣會表現在電源線上，這也說明了為減小電源線的干擾所采取的措施是有效的。
Figure 9給出了上面討論的情況的仿真結果，在這個例子中，IC的輸出驅動一條5cm長典型阻抗(ZO = 100Ω)的線，它在末端終接了并聯的100kΩ和5pF。作為負載了大電容的結果，在輸出VOUT的下降沿電流峰值ICC顯著減小了，輸出的電容使電壓維持在原來的電位(高)一小段時間并阻止電流通過輸出級的上一級晶體管(壓差為0V)。在上升沿，信號電流IOUT加在輸出ICC上。
串聯一個電阻(RS)在輸出上可以減小電流，傳輸線理論指出這個電阻對電路的速度沒有不良影響，如果驅動的輸出阻抗(本身的電阻加上串聯電阻RS)小于或等于它的連線的特性阻抗(Z0 = 70Ω到120Ω)。實際上阻值大約50Ω，所以電流強度大于可以
減少3dB。這個方法需要更多的元件而且只有在同時要減小線上反射的失真時使用。
要采取措施使天線盡量無效，比如使回路圍成的面積越小越好。一個有效的方法是使信號回路線平行于信號線(見圖10)。(在多層板中，信號線下有連續(xù)的地平面可以自動保證這一點。)如果傳輸的是高頻信號(比如時鐘信號)或線很長，常使用這種方法。在這種情況下，要確定連線的阻抗(小心反射)。通過對附加的地線的適當的布局，可以減小線之間的串擾。
在技術上和成本上實用的方法是在保證連線盡量的短之外，優(yōu)先考慮以下幾點：
1.時鐘線
2.處理器和存儲器之間的低位地址線
3.處理器和存儲器之間的數據線
所有之間有高速信息交換的IC都要彼此盡量靠近放置以保證連線夠短，這經常用于微處理器和它的存儲器之間的連線。
下一步是保證天線的面積盡可能的小，例如使信號回路的連線盡可能的靠近相應的信號線。為減小電路板上高速數字電路復雜的連線造成的問題，電路板上的地連線網絡是必要的，但網孔只能有幾個平方厘米。用這種方法，到地的連線的電感和長度可以被優(yōu)化。這個技術可以得到短的回路線和小面積的天線。如果減小網格的面積，最終電氣上就與多層板中的連續(xù)地平面一致。2cm到4cm的水平和垂直地線構成需要的網絡結構，所有自由的區(qū)域可以用銅填充，再用最短的線連到地電位上。如果地方很大，建議多連幾個點。如果正電源線與供電電壓緊密相連并通過旁路電容接到地系統上，就不需要網絡結構的連接了。
晶體振蕩電路需要注意對重要的電流進行分析來決定需要對哪里的干擾進行抑制。由晶體(X)和兩個電容(C)構成的三角區(qū)形成了并聯的諧振電路。晶體類似于一個電感，它的諧振頻率略高于晶體的實際諧振頻率。在輸入和輸出測量的三角區(qū)的阻抗的典型值是幾十個千歐由于晶體的高Q值。當元件大小正確，由于電路的高阻會有一個很小的電流(IO)流過放大器和外面的元件。當然由于輸出阻抗沒有與晶體理想匹配，作為MOS電路的結果會有一個相反的效應；它也會有幾千歐。另外這種電路通常提供的是帶有諧波的方波，這樣三角區(qū)也不再表現為高阻。結果就是放大器會有一個相對大的電流。一種改善的方法是在放大器的輸出串聯一個電阻(RS)(如Figure 11)。理想情況下，諧振電路的輸入的電壓波形應該是正弦波。輸出被MOS電路的高輸入阻抗終接，所以在這種情況下只有很小的電流(II)。
電容C(如Figure 11)在諧振頻率只有幾百歐的阻抗，所以諧振電路上的電流(IS)要比到這部分電路的連線上的電流大的多。這個環(huán)是很重要的，結構要緊湊，連線要短。
Figure 12建議了如何實現這些。兩個諧振電路的電容(C)緊靠在晶體(X)旁放置。注意這些元件也要盡量的靠近IC上相應的管腳放置。
電路板的晶體和電容部分及它們所引起的輻射干擾，主要由開發(fā)工程師控制。不過放大器需要連結的地也要盡量靠近IC，比如如果可能的話在放大器旁邊。這能保證當IC封裝的引線比較長的時候，不可避免的電流回路只構成一小塊區(qū)域。
|
